شرکت‌های SK hynix و TetraMem به‌همراه محققان دانشگاه کالیفرنیای جنوبی (USC) یک سیستمِ روی‌تراشه (SoC) آزمایشی مبتنی بر مموریستور برای دستگاه‌های هوش‌مصنوعیِ لبه توسعه داده‌اند. این تراشه که با هدفِ تسریعِ استنتاجِ شبکه‌های عصبی سبک طراحی شده، توانِ مصرفی بسیار پایینی دارد و می‌تواند تحولی در حوزهٔ محاسباتِ لبه ایجاد کند.

همکاری برای آیندهٔ هوش‌مصنوعیِ لبه

این SoC که یک نمونهٔ اثباتِ مفهوم است، از معماریِ محاسباتِ درون‌حافظه (IMC) بهره می‌برد. در این روش، محاسباتِ آنالوگ مستقیماً درون آرایه‌های حافظه انجام می‌شود که جابه‌جاییِ داده‌ها و مصرفِ توان را به‌شدت کاهش می‌دهد. با این حال، یکی از چالش‌های اصلی عملیاتِ کانولوشنِ عمق‌وار (DWC) است که در شبکه‌های سبکی مانند MobileNet کاربرد دارد و روی آرایه‌های متقاطعِ معمولی به‌خوبی پیاده‌سازی نمی‌شود.

نمودار معماری SoC مبتنی بر مموریستور

معماریِ IMC بهینه‌شده برای کانولوشنِ عمق‌وار

محققان برای حلِ این مشکل یک معماریِ IMC اختصاصی برای DWC توسعه داده‌اند. SoC جدید بر پایهٔ یک پردازندهٔ RISC-V جاسازی‌شده ساخته شده که وظیفهٔ زمان‌بندیِ بارهای کاری را برعهده دارد. این تراشه شامل ۱۰ واحدِ پردازشِ عصبی (NPU‌ها) است:

  • یک NPU اختصاصی برای کانولوشنِ عمق‌وار با هشت بلوک آرایهٔ متقاطعِ زیگزاگ ۲۵۲×۲۸
  • نه NPU دیگر با آرایه‌های متقاطعِ ۱T1Rِ معمولی ۲۵۶×۲۵۶ برای عملیاتِ نقطه‌ای و متراکم

جزئیاتِ فنیِ SoC

در NPU‌های معمولی، هر واحد شامل یک آرایهٔ متقاطعِ ۲۵۶×۲۵۶ مموریستور، ۲۵۶ مبدلِ آنالوگ‌به‌دیجیتال (DAC) ۸ بیتی و ۲۵۶ مبدلِ دیجیتال‌به‌آنالوگ (ADC) ۸ بیتی است. در NPUِ بهینه‌شده برای DWC، خطوطِ انتخابِ مستقیم با یک توپولوژیِ زیگزاگ جایگزین شده‌اند تا ۲۸ کانولوشنِ مستقلِ ۳×۳ به‌صورتِ موازی اجرا شوند. SK hynix این دستگاه‌ها را با فرایندِ CMOS 65 نانومتری ساخته است.

تصویر تراشه آزمایشی SK hynix و TetraMem

بهره‌وریِ انرژیِ بالا، عملکردِ محدود

برای نمایشِ قابلیت‌ها، محققان شبکهٔ MobileNetV1Small را با حدودِ ۳۶٬۰۰۰ پارامتر روی این SoC اجرا کردند. عملکردِ تئوریِ این تراشه در بهترین حالت به ۲.۵۴ TOPS می‌رسد که ۱۶ برابر کمتر از الزاماتِ Microsoft Copilot+ است. با این حال، بهره‌وریِ انرژیِ آن بسیار بالاست و مصرفِ توانِ بسیار کمی دارد. هر دستگاهِ مموریستور با دقتِ مؤثرِ حدودِ ۲ بیت برنامه‌ریزی می‌شود، اما با تکنیکِ جبرانِ دو زیرآرایه، دقتِ وزن به حدودِ ۴ بیت افزایش یافته است.

«این رویکرد از نظرِ مفهومی مشابه فلسفهٔ NVFP4ِ انویدیا است، اما پیاده‌سازیِ آن متفاوت است.»

این SoC در مرحلهٔ آزمایشی قرار دارد و هنوز پرسش‌هایی در مورد عملکردِ نهاییِ آن باقی است. اما اگر این فناوری به بلوغ برسد، می‌تواند تحولی در دستگاه‌هایِ هوش‌مصنوعیِ لبه مانند گوشی‌های هوشمند، حسگر‌ها و گجت‌های پوشیدنی ایجاد کند.