سامسونگ وعده داده HBM5 پهنایباند نسل HBM4E را دو برابر کرده و کارایی انرژی را تا حدود 20% بهبود دهد. رسیدن به این هدف مستلزم تغییرات ساختاری در رابط حافظه یا افزایش نرخ انتقال در هر پین است که نیازمند راهکارهای پیچیده مهندسی خواهد بود.
وعده سامسونگ
چوی جانگ-سئوک، رئیس تیم برنامهریزی محصول در بخش حافظه واحد DS سامسونگ، هدف HBM5 را افزایش دو برابری پهنایباند نسبت به HBM4E و ارتقای حدود 20% در کارایی به ازای وات اعلام کرده است. سامسونگ از تعبیه یک بلاک مسیر حرارتی (HPB) در پشتههای HBM5 خبر داده که مقاومت حرارتی را تقریباً 20% کاهش میدهد و خنکسازی ماژولها را تسهیل میکند. جزئیات کامل مشخصات هنوز در حال توسعه است، اما این وعده نشاندهنده احتمال تغییرات بنیادین در طراحی رابط است.
راههای ممکن برای دو برابر کردن پهنایباند
برای رساندن پهنایباند از حدود 2 TB/s به حدود 4 TB/s به ازای هر پشته، سه راه اصلی محتمل است:
- دو برابر کردن نرخ انتقال به ازای هر پین — افزایش نرخ از حدود 12 GT/s (نرخ مرجع JEDEC برای HBM4E) به نزدیک 24 GT/s. این رویکرد نیازمند PHYهای بسیار پیشرفته، کلاکهای دقیقتر و اکولایزرهای قدرتمند است؛ حفظ یکپارچگی سیگنال در فرکانسهای بالای ~20 GT/s چالشبرانگیز خواهد بود. (JEDEC)
- دو برابر کردن عرض رابط — افزایش رابط از حدود 2,048 به 4,096 بیت تا انتقال موازی بیشتری فراهم شود. این مسیر به افزایش چشمگیر TSV/I/O، درایورها، بامپها و پیچیدگی لایههای پایهدای میانجامد و طراحی پکیج را دشوارتر میکند. پژوهشها و پیشنهادهایی از مؤسسات و شرکتهایی مانند KAIST و Marvell این گزینه را بررسی کردهاند، اما هنوز به منزله تأیید رسمی نیستند.
- ترکیب افزایش عرض رابط و نرخ انتقال — راه میانهای مانند رابط 3,072 بیت همراه با افزایش متوسط نرخ انتقال میتواند تعادلی میان مزایا و هزینههای مهندسی ایجاد کند؛ تصمیم نهایی این انتخاب بر عهده نهادهای استانداردسازی مانند JEDEC خواهد بود.
پیامدها برای سامانهها و شتابدهندههای AI
اگر هر پشته HBM5 به حدود 4 TB/s برسد، بستههایی با 20 تا 24 پشته میتوانند ظرفیتی در محدوده 80 تا 96 TB/s فراهم کنند؛ رقمی که برای شتابدهندههای هوش مصنوعی و محاسبات سنگین جهش محسوب میشود. این سطح از پهنایباند فشار زیادی بر طراحی پکیج، مدیریت حرارت و مسیریابی سیگنال وارد خواهد کرد و نیازمند تطبیق گسترده در معماری سیستمها است. (ارجاع داخلی: شتابدهندههای AI و معماری)
چالشهای فنی و مصرف انرژی
از منظر عملکرد به ازای وات، افزایش عرض رابط معمولاً هزینههای توان کمتری نسبت به بالا بردن نرخ سیگنالینگ بسیار بالا دارد؛ اما افزایش پین به معنای دو برابر شدن مسیرهای TSV، پیچیدگی بیشتر در لایههای پایهدای و دشواریهای افزایشی در مسیریابی است. از سوی دیگر، افزایش نرخ به ازای هر پین نیازمند درایورها و PHYهای پیچیدهتر است که خود میتواند مصرف انرژی و تولید حرارت را افزایش دهد. بهبود 20% در کارایی انرژی نیز ممکن است از مسیرهای دیگری مانند ارتقای فرآیند تولید DRAM، کاهش ولتاژهای TSV/I/O یا اصلاحات معماری حاصل شود.
وضعیت بازار و جدول زمانی احتمالی
سازندگان حافظه و ارائهدهندگان IP مانند میکرون، سامسونگ و SK hynix و شرکتهای طراحی PHY مانند Cadence، Rambus و Synopsys اکنون راهکارهایی تا حدود 16 GT/s عرضه کردهاند؛ در حالی که نرخ مرجع JEDEC برای HBM4E حوالی 12 GT/s است. تصمیم نهایی درباره مشخصات HBM5 پس از تصویب در JEDEC روشن میشود؛ در صورت پیشروی مطابق زمانبندیهای صنعتی، رسیدن به پهنایباند اوج تقریباً 4 TB/s به ازای هر پشته در بازه 2028–2029 محتمل به نظر میرسد. (ارجاع صنعتی: TSMC)
جمعبندی فنی
حرکت به سمت HBM5 با هدف دو برابر کردن پهنایباند، سازندگان را بین افزایش پیچیدگی رابط یا فشار بیشتر روی سیگنالینگ هر پین قرار میدهد. هر گزینه مزایا و هزینههای مشخصی دارد و تکمیل مشخصات HBM5 نیازمند تصمیمگیریهای فنی دقیق از سوی تولیدکنندگان و نهادهای استانداردسازی است. تحولات آتی در JEDEC و اعلانهای رسمی شرکتها تعیین میکند کدام رویکرد بهصرفهتر و عملیتر خواهد بود.
منبع اصلی این گزارش: Tom's Hardware، بر پایه اظهارات نمایندگان سامسونگ در نشستهای اجرایی حافظه.
