صنایع نیمهرسانا عقودهاست که با کوچکسازی مداوم ترانزیستورها — پیادهسازیِ قانون مور — پیش میروند. اما در نودهای زیر ۵ نانومتری، معماریهای سهبعدی نظیر فینفت (FinFET) و گیت-ال-آراوند (GAAFET) با موانعی روبرو شدهاند که با تغییر طراحی محض قابل حل نیستند؛ ریشهی این موانع در قوانین بنیادین فیزیک کوانتومی است.
از موسفت مسطح تا نانوبریشهای گیت-ال-آراوند
مسیر تکامل ترانزیستور از موسفت مسطح به فینفت و سپس به GAAFET، همواره پاسخی به نیاز کنترل بهتر کانال بوده است. فینفت با کانال سهبعدی و GAAFET با گیتی که کانال را از تمام جهات بغل میکند، کنترل الکتروستاتیکی را به اوج رساندند. این معماریها اکنون ستون فقرات محاسبهی کارایی بالا، سرورهای دیتاسنتر و شتابدهندههای هوش مصنوعیاند.
وقتی کوانتوم در مقیاس اتمی حکومت میکند
با ورود به رژیم زیر ۵ نانومتری، پدیدههایی که در مقیاسهای بزرگتر قابل اغماض بودند، غیرقابلاجتناب میشوند. دو مکانیزم تونلسازی کوانتومی اکنون بازیگر اصلی محدودیتها هستند:
۱. تونلسازی مستقیم از دیالکتریک گیت (Gate Leakage)
ضخامت اکسید معادل (EOT) در نودهای امروزی تنها شامل چند لایه اتمی شده است. مانع پتانسیل دیالکتریکِ بالا-کا اینقدر باریک شده که الکترونها مستقیماً از کانال به گیت (یا برعکس) تونل میکنند. این نشتی گیت، مستقیماً مصرف قدرت استاتیک (Standby Power) را بالا میبرد و مزیت کممصرفی معماریهای سهبعدی را به چالش میکشد.
۲. تونلسازی منبع به درین (SDT): محدودیت فیزیکی سخت
مهمتر از نشتی گیت، تونلسازی منبع به درین (Source-to-Drain Tunneling) است. وقتی طول کانال (Lg) از مرز ۱۰ نانومتر میگذرد، فاصلهی فیزیکی بین منبع و درین آنقدر کوتاه میشود که مانع انرژی برای حاملهای بار شفاف میشود. الکترونها حتی در حالت «خاموش» ترانزیستور، از کانال تونل کرده و به درین میرسند. برخلاف نشتی گیت که با مهندسی مواد (High-k) قابل کاهش است، SDT نتیجهی ذاتی کوتاهشدن کانال و اصل عدم قطعیت هایزنبرگ است — یک محدودیت فیزیکی سخت که نمیتواند با محض تغییر مواد دور زده شود.
تأثیر سهگانه: کارایی، قدرت و قابلیت اعتماد
همگرایی این دو مکانیزم در نودهای پیشرفته، سه پایه اصلی طراحی تراشه را هدف قرار میدهد:
- تدهور کارایی (Performance Degradation): جریانهای تونلسازی نسبت Ion/Ioff را تخریب میکنند. شیب زیرآستانه (SS) بدتر شده، ترانزیستور نمیتواند به شدت خاموش شود، و امکان کاهش ولتاژ تغذیه (Vdd) برای کاستن از قدرت پویا از بین میرود.
- افزایش قدرت استاتیک (Static Power Surge): تجمیع نشتیهای گیت و SDT در بیلیونها ترانزیستور، بودجه حرارتی تراشهها را منفجر میکند — چالشی که در پردازندههای گرافیکی و شتابدهندههای AI به شدت حساس و محدودکننده است.
- خطرات قابلیت اعتماد (Reliability Risks): میدانهای الکتریکی شدید بر دیالکتریکهای نازک، شکست وابسته به زمان (TDDB) را شتاب میدهند. حاملهای داغِ حاصل از تونلسازی در دیالکتریک تزریق شده، دامهای سطح ایجاد میکنند که ولتاژ آستانه (Vth) را جابجا کرده و تراگلیچ (BTI) را با گذشت زمان بدتر میسازند.
آیا راهحلی وجود دارد؟ افق پس از مقیاسبندی سنتی
محققان روی چند جبهه همزمان کار میکنند: مواد دو بعدی (مانند TMDها) با khối موثر کمتر برای کاهش SDT، معماریهای CFET (Complementary FET) برای تراکم بالاتر بدون کوتاهتر کردن کانال، و استک کردن ترانزیستورها به صورت عمودی (3D Stacking). اما تا زمانی که فیزیک کوانتومی حاکم باشد، «مقیاسبندی سنتی» به معنای گذشته، به پایان رسیده است. آینده تراشهها نه در کوچکتر کردن خطی، بلکه در معماریهای نوین سهبعدی، بستهبندی پیشرفته (Advanced Packaging) و محاسبههای تخصصی (Domain-Specific Architectures) جستجو میشود.
