معماری محاسبه‌های با کارایی بالا (HPC) در حال تجربه یکی از جذاب‌ترین رقابت‌های فنی دهه اخیر است. در یک سو، RISC-V با توسعه برداری خود (RVV 1.0) حضور دارد که طول بردار را در لحظه اجرا کشف می‌کند. در سوی دیگر، ARM با نسل دوم توسعه مقیاس‌پذیر بردار (SVE2)، فلسفه مشابهی را در چارچوب مالکیتی پیش می‌برد. این تفاوت ظریف اما بنیادین در «نحوه کشف عرض بردار»، بازی را برای توسعه‌دهندگان و سازندگان تراشه به طور کامل تغییر داده است.

تفاوت فلسفی: کشف در اجرا در برابر تنظیم در زمان کامپایل

در توسعه‌های سنتی SIMD مانند x86 AVX-512، برنامه‌نویس باید در زمان کامپایل تصمیم بگیرد که کد برای عرض ۱۲۸، ۲۵۶ یا ۵۱۲ بیتی تولید شود. این یعنی برای هر معماری هدف، باینری جداگانه یا مسیر کد شرطی ضروری است. RVV این قید را می‌شکند: ثبات vlenb در سخت‌افزار، عرض بردار فعلی را به نرم‌افزار گزارش می‌دهد و کد به طور خودکار مقیاس‌بندی می‌یابد. یک باینری واحد می‌تواند هم روی یک میکروکنترلر لبه با بردار ۱۲۸‌بیت و هم روی یک نود ابرکامپیوتر با بردار ۲۰۴۸‌بیت، بدون نیاز به بازکامپایل، اجرا گردد.

ARM SVE نیز مفهوم بردار مقیاس‌پذیر را دارد، اما پیاده‌سازی آن در انحصار لایسنس‌دهندگان ARM باقی مانده. باز بودن RVV به این معناست که ده‌ها فروشنده سخت‌افزاری مستقل — از SiFive تا Ventana — می‌توانند واحدهای برداری با عرض‌های متفاوت بسازند، در حالی که همگی گارانتی اجرای یکسانی را فراهم می‌کنند. رقابت دیگر بر سر قفل‌کردن اکوسیستم نیست، بلکه به کیفیت پیاده‌سازی منتقل شده است.

مدل برنامه‌نویسی VLA: یک کدبیس، تمام مقیاس‌ها

قلبِ RVV، مدل برنامه‌نویسی بی‌وتیره از طول بردار (VLA) است. به جای نوشتن اینترینسیک‌های صریح برای عرض خاص، توسعه‌دهنده حلقه‌ها را با استفاده از ثبات‌های предикат (Predicate) و دستورالعمل‌های برداری می‌نویسد که در اجرا با عرض موجود تطبیق می‌یابند. برای برنامه‌های HPC که سال‌ها عمر توسعه دارند، این بدان معناست که سرمایه‌گذاری نرم‌افزاری یک‌باره است و به طور خودکار از نسل‌های آینده پردازنده‌های RISC-V با بردارهای عریض‌تر بهره می‌برد.

مزیت عملیاتی در مدیریت دم‌های حلقه (Loop Tail Handling)، اجرای شرطی بهینه، و الگوی دسترسی حافظه نامنظم بارز است. هر دو معماری از ثبات‌های предиکت برای کنترل اجرای المان‌به‌ای استفاده می‌کنند، اما کدگذاری و چیدمان ثبات به اندازه کافی متفاوتند که نگاشت مستقیم اینترینسیک غیرممکن باشد.

پل‌های مهاجرت: SIMDe و ترجمه خودکار اینترینسیک

مانع اصلی ورود برای مراکز داده با سرمایه‌گذاری سنگین در کدهای ARM SVE، هزینه بازنویسی دستی است. در اینجا کتابخانه بازمتن SIMDe (SIMD Everywhere) نقش حیاتی ایفا می‌کند. یک تحقیق ارائه‌شده در سال ۲۰۲۴ نشان داد که استراتژی‌های بازنویسی مبتنی بر SIMDe می‌توانند زیرمجموعه قابل توجهی از اینترینسیک‌های SVE2 را به معادل‌های RVV تبدیل کنند، با تمرکز خاص روی تبدیل کارآمد ماسک‌های پیش‌داده (Predicate Masks).

وجود زیرساخت ترجمه ناضج، نشان‌دهنده بلوغ اکوسیستم نرم‌افزاری RVV است. هرچه کتابخانه‌های بومی بیشتر در دسترس باشند — هم از طریق توسعه مستقیم و هم پورت خودکار — هزینه تعویض برای استقرار RISC-V در مراکز HPC کاهش می‌یابد. یک حلقه بازخورد مثبت شکل می‌گیرد: نرم‌افزار بیشتر، تقاضای سخت‌افزار بیشتر، و در نتیجه سرمایه‌گذاری نرم‌افزاری بیشتر.

همگرایی در چندرسانه و پردازش سیگنال (DSP)

میدان نبرد واقعی، بارهای کاری پردازش رسانه و DSP است. در FOSDEM ۲۰۲۳، رِمی دنیس-کورمون (Rémi Denis-Courmont) از Remlab، استراتژی‌های بهینه‌سازی برای هر دو معماری را در پردازش ویدیو و صوت تشریح کرد. چالش مشترک: استخراج موازی‌سازی داده در الگوریتم‌های پیچیده کدک، فیلترها، و تبدیلات، با حفظ کارایی انرژی. نتایج اولیه نشان می‌دهد که برای بسیاری از هسته‌های محاسباتی، RVV با سربار (Overhead) کمتری از کدهای قالب‌سازی (Boilerplate) می‌تواند کارایی تعادل‌یافته‌ای به SVE2 ارائه دهد، به شرطی که کامپایلرها (LLVM/GCC) به خوبی بهینه‌سازی‌های مقیاس‌پذیر را تولید کنند.

آینده: استانداردسازی و بلوغ زنجیره ابزار

چالش پیش رو نه در سخت‌افزار، که در زنجیره ابزار (Toolchain) است. مشخصات RVV 1.0 تثبیت شده، اما بهینه‌سازی‌های پیشرفته خودکار در LLVM و GCC همچنان در حال تکامل هستند. موازی‌سازی خودکار (Auto-vectorization) برای کدهای موجود C/C++ و Fortran، و پشتیبانی از زبان‌های سطح بالا مانند Rust از طریق std::arch::riscv64، تعیین‌کننده موفقیت گسترده خواهد بود. همزمان، پروفایل‌های RISC-V Vector Crypto و Matrix Extensions در حال شکل‌گیری‌اند تا miền کاربرد را از HPC کلاسیک به امنیت و یادگیری ماشین گسترش دهند.

رقابت RVV و SVE2 در نهایت به نفع نهایی‌برده‌ها تمام می‌شود: انتخاب آزادی پیاده‌سازی، عدم وابستگی به فروشنده واحد، و پتانسیل نوآوری باز. تراشه‌های RISC-V با بردار ۵۱۲‌بیت و ۱۰۲۴‌بیت در حال ورود به بازار هستند؛ رقابت واقعی اکنون آغاز شده است.