سلولهای 6T SRAM در گرههای زیر 3 نانومتر به نقطهٔ عطف رسیدند
سلولهای 6T SRAM که سالها ستونفقرات کشهای پردازنده بودهاند، در گرههای تولید پیشرفته با محدودیتهای توان، پایداری و چگالی روبهرو شدهاند. این محدودیتها طراحان را به سمت معماریهای جایگزین و یکپارچگی ناهمگن سوق داده است.
محدودیتهای فیزیکی و معماری SRAM
- اختلاف مقیاس با منطق: کاهش ولتاژ تغذیه و بهبودهای اکسید که قبلاً همراه با کوچکسازی منطق بودند، دیگر به همان نسبت در SRAM رخ نمیدهد و نتیجهٔ آن کاهش محسوس در صرفهجویی انرژی و کارایی سلول است.
- اتصالات فلزی و تأخیر RC: نازکتر شدن مسیرهای فلزی مقاومت پارازیتی و تاخیر RC را افزایش داده است؛ این اثرات در کنار محدودیتهای دستگاهی عملکرد کلی حافظه را تحت تأثیر قرار میدهند.
- نشتی چندمکانیسمی: در زیر 3 نانومتر، نشتی تنها یک منبع نیست؛ نشتی زیرآستانه، نشتی گیت، GIDL و نشتی پیوند همگی به اتلاف توان ایستاده میافزایند.
- پایداری و تغییرپذیری فرآیندی: کاهش حاشیههای نویز، تغییرات ولتاژ آستانه و طول کانال، پایداری خوانش در سلول 6T را به خطر میاندازد و طراحان را به سلولهای 8T و 10T یا مکانیسمهای ECC سوق میدهد.
- خطاهای نرم و قابلیت اطمینان: حساسیت بیشتر دستگاهها به تابش و اختلالات، نیاز به تدابیر مقابله با خطاهای نرم مانند ECC و سازوکارهای تشخیص خطا را افزایش میدهد.
- محدودیت چگالی: حتی با گزینههای تکفین و فشردهسازی هندسه، چگالی SRAM از DRAM و برخی حافظههای نوظهور پایینتر است و کشها بخش بزرگی از سطح تراشه را اشغال میکنند.
پیامد سیستمی: فشار بیشتر بر سلسلهمراتب حافظه
وقتی ظرفیت SRAM کافی نباشد، پردازنده به سطوح بالاتر حافظه رجوع میکند؛ انتقال داده به DRAM خارجی یا حافظههای پهنباند هزینهٔ توان و تأخیر را افزایش میدهد و بارهای کاری حساس به تاخیر و پهنایباند، مانند مدلهای یادگیری ماشین، دچار افت کارایی میشوند. بررسی DRAM و استانداردهای تراشهچندلایه نشان میدهد که انتقال به لایههای بالاتر حافظه تنها بخشی از راهحل است.
پاسخهای معماری و فناوری برای مشکل مقیاسپذیری SRAM
صنعت چند مسیر موازی را دنبال میکند تا نیاز حافظه را بدون اتکا صرف به 6T کاهش دهد:
پشتهسازی سهبعدی و بستهبندی پیشرفته
قرار دادن دیهای SRAM روی دیهای محاسباتی، مثل پیادهسازی 3D V-Cache، ظرفیت کش را افزایش میدهد و فشار روی پلانار SRAM را کاهش میدهد؛ هرچند هزینهٔ تولید، پیچیدگی حرارتی و اتصال بینلایهای همچنان چالشاند.
چیپلت و تولید ناهمگن
ساخت منطق در گرههای پیشرفته و تولید حافظه در گرههای بالغتر و ارزانتر با استفاده از چیپلتها امکان بهینهسازی هزینه و عملکرد را فراهم میکند. استانداردهایی مثل UCIe این مدل را کاربردیتر کردهاند.
گسترش سلسلهمراتب و حافظه سطح بالا
ترکیب کشهای کوچک و سریع L1/L2 با کشهای بزرگتر مشترک در سطح آخر (LLC) و استفاده از حافظههای پهنباند مانند HBM برای دادههای گرم، جریان داده را بهینه میکند؛ اما هزینه و محدودیتهای حرارتی HBM مانع از استفادهٔ مستقیم آن در همه طراحیها میشود.
حافظههای نوظهور و eDRAM درون تراشه
راهحلهای غیرفرار مانند MRAM و ReRAM و همچنین eDRAM داخل تراشه، وعدهٔ افزایش چگالی و کاهش نشتی را میدهند؛ هرکدام محدودیتهایی در تاخیر، فرسایش سلول یا یکپارچهسازی فرآیندی دارند.
پردازش نزدیک به حافظه و پردازش درونحافظه
معماریهای Processing-in-memory محاسبات را به لبهٔ حافظه میآورند و ترافیک بین پردازنده و حافظه را کاهش میدهند؛ این رویکرد برای بارهای ماتریسی و یادگیری ماشین مناسب است اما نیاز به بازنویسی الگوریتمها و پشتیبانی نرمافزاری گسترده دارد.
عملیات و نرمافزار: توازن میان سختافزار و الگوریتم
بهینهسازی سطح سیستم نقش تعیینکنندهای دارد. ابزارهای زمانبندی حافظه، تخصیص داده حساس به نوشتار، فشردهسازی داده و تغییر الگوریتمهای یادگیری ماشین به مدلهای حافظهمحور میتوانند فشار روی SRAM را بهطور قابلتوجهی کاهش دهند. پروتکلهایی مانند CXL دسترسی شفافتر به حافظه خارجی سریعتر را ممکن میسازند و مدلهای برنامهنویسی را تغییر میدهند.
توصیههای مهندسی
- یک استراتژی چندمحور اتخاذ کنید: ترکیب چیپلت، حافظههای نوظهور و بازطراحی سلسلهمراتب کش.
- سرمایهگذاری در تحقیق فرآیند برای یکپارچهسازی MRAM، ReRAM یا eDRAM در خطوط تولید بالغ، مسیر منطقی برای افزایش چگالی حافظه است.
- تیمهای نرمافزاری و سازندگان سیستم باید از امروز الگوریتمها و فریمورکها را برای محیطهای حافظهمحور بازطراحی کنند تا از مزایای معماریهای جدید بهره ببرند.
چشمانداز
محدودیتهای مقیاسپذیری SRAM طراحان را به دورهای از نوآوری شتابگرفته وارد کرده است؛ این تحول شامل ترکیب فناوریهای حافظه جدید، بستهبندی ناهمگن و بازنگری در نرمافزار خواهد بود. در گام بعدی، رقابت میان راهحلهای مبتنی بر یکپارچگی فرآیند و معماریهای سیستممحور تعیین خواهد کرد کدام ترکیب، استاندارد آیندهٔ حافظه روی تراشه را شکل میدهد.
